너와나의 관심사

남들보다 뛰어난것보다 남들과 달라야 한다....

System verilog 관련 system verilog 의 기원 verilog -2005 확장을 모아 놓은 표준이다 합성 가능한 디자인의 작성을 목표로 설명 system verilog 확장은 SUPERLOG 와 C를 합쳐 놓은 언어와 비슷하다.system verilog 는 큰 design 검증을 위한 확장 => SUPERLOG 와 C , C++ VERA, VHDL 언어의 특징을 가지고 있다. HDVL (Hardware Description and verification Language)검증능력을 향상 시키기 위한 verification language Verilog HDL 에 대비 개선된 내용 1. 디자인 내에서의 통신과 protocol 검사를 형상화 하기 위한 인터페이스 2. int 와 같은 C 와..

삼성과 애플이 소송에 있어서 삼성이 애플에게 소니의 디자인 유사하다고 주장한다고 했을때 1. 애플아 너네도 베꼈구만2. 애플 고유의 디자인이 아니다라는 증거 제시 두개의 관점으로 볼수 있다. 항상 하나만 보지는 말자

verilog 에서 test bench 내용 트레이닝 삼아 짜봤는데 .. 내가 verilog 까지 하게 될줄이야 .. 본문 내용은 다음에 always @(posedge clk) if(valid)begin fdv_in= $fopen("input.txt", "r"); fdv_out= $fopen("output.txt", "r"); f_result = $fopen("result.txt", "w");fvarerr = fdv_in && fdv_out; if(fvarerr)$display("success file open"); else $finish; while(!$feof(fdv_out)) begin code = $fscanf(fdv_in,"%h %h %b\n", addr_in, wdata_in, rw_in); ..

TIP보통 reset clk 는 posedge 로 시작을 하고 중간중간 test 를 할수 있게 해야한다. rst = 0;#10 rst = 1; ※ reset 을 테스트 할거면 module 화 해서 하나의 module 로하는편이 좋다 2.begin: MODULE 이렇게 사용하게 되면 읽기에는 좋지만 실행 타임에서 늦어지니까 가급적 피해랏 3. APB에서 slv err 는 slave 에서 현재 req받은 내용에 대해서 현재 clock 에서 일을 하고 있다고 알려주는 매개체이다. 4. sequential 과 combination 이 함께 쌍으로 이루어 지면서 block 과 nonblock 이 디버깅이 가능하게 모듈화 해야한다. 5. 두개의 always 구문에서 같은 값을 선택할수도 있다. 이때 아마도 접근 순..

노트북 (우분투용)갤노트 or 갤럭시탭 7.7 둘다 해외향 보스 ie2 이어폰 갖고 싶은게 너무 많은데.. 돈이 없다

작년 구입해두고 게으름 떄문에 읽지 못했던 책인데. 최근에 c++ 교육을 들으면서 객체지향에 조금이나마 정리를 해나가려고 한다. 해당 출판사에서 나온 책들이 전체적으로 괜찮은것 같다 한및 미디어 Blog Book 패턴 그리고 객체지향적 코딩의 법칙

회사에서 verilog coding 과 tool관련해서 공부를 하고 있는중인데 각 명령어로 compile 하고 동작을 확인해보는데 명령어 단에서 행해지는 역활과 간단한 설명이다. nclog -> parser nscel -> compile 역활을 하는 아이로 보면 된다 .ncsim 으로 simulation 을 하는데 gdb는 거기에 왜 있는지 흠 ..