verilog study

TIP

보통 reset clk 는 posedge 로 시작을 하고  중간중간 test 를 할수 있게 해야한다.

rst = 0;

#10 rst = 1;

 ※ reset 을 테스트 할거면 module 화 해서   하나의 module 로하는편이 좋다 

2.begin: MODULE

       이렇게 사용하게 되면 읽기에는 좋지만  실행 타임에서 늦어지니까 가급적 피해랏 

3. APB에서 slv err 는 slave 에서 현재 req받은 내용에 대해서 현재 clock 에서 일을 하고 있다고 알려주는 매개체이다.

4. sequential 과 combination 이 함께 쌍으로 이루어 지면서 block 과 nonblock 이 디버깅이 가능하게 모듈화 해야한다.

5. 두개의 always 구문에서 같은 값을 선택할수도 있다. 이때 아마도 접근 순서는 위에가 아닐까 ? (추측성)

always(psel)

begin

A=1'b0;

end

always(psel or penable)

begin 

A=1'b1;

end